Темы лабораторных работ по изучению Active-VHDL

Лабораторная работа №1

Реализация модели логического элемента

Лабораторная работа №2

Построение модели комбинационной схемы

Лабораторная работа №3

Построение модели синхронного триггера

Лабораторная работа №4

Построение модели регистра или счетчика

Лабораторная работа №5

Построение модели микропрограммного автомата